通道仿真
正如上文提到的，DDR5協(xié)議草案中，有低誤碼率的要求。如果使用傳統(tǒng)的瞬態(tài)算法，就需要將5.3e9個bit逐一卷積計算，這將花費大量的時間，與仿真盡早，快速評估設(shè)計的初衷不符，也往往很難實現(xiàn)。 為此，在DDR5的仿真中，就必須使用類似于廣泛應(yīng)用于SERDES仿真當中的通道仿真技術(shù)。傳統(tǒng)適用于SERDES的通道仿真分成兩種模式，其一是逐bit模式(bit-by-bit)，這種方式會得到單個bit的階躍響應(yīng)，在通過仿真器根據(jù)輸入的bit序列，將對應(yīng)的階躍響應(yīng)進行疊加。而另一種則是統(tǒng)計模式(statistical)，即整個系統(tǒng)的響應(yīng)，包括抖動，串擾，均衡等，都是基于單個bit的階躍響應(yīng)，根據(jù)概率密度分布結(jié)果，經(jīng)過數(shù)據(jù)后處理獲得。由于DDR信號多為單端信號，與SERDES的差分信號不同。因此，應(yīng)用在DDR上的通道仿真技術(shù)，還需要有一些改動。首先是通道仿真技術(shù)所需要的階躍響應(yīng)。差分信號的上升沿與下降沿是對稱的，因此只需要獲得單一的階躍響應(yīng)進行通道仿真。而對于單端信號而言，上升時間和下降時間不再相同，這就意味著需要同時獲得上升和下降兩個階躍響應(yīng)，同時，仿真器需要在信號上升和下降時使用對應(yīng)階躍響應(yīng)進行計算。
其次是時鐘問題。SERDES信號往往是通過時鐘恢復(fù)電路(CDR)，從信號本身恢復(fù)出時鐘信號。而DDR則不同，DQ信號由DQS信號觸發(fā)。這就需要仿真器具有時鐘觸發(fā)的功能。否則，如果依舊使用DQ信號本身進行時鐘恢復(fù)的話，會造成時域的偏移。下圖中，紅色部分為DQ時鐘恢復(fù)后結(jié)果，藍色為DQ由DQS觸發(fā)后的結(jié)果?？梢钥吹?，兩個結(jié)果在時間上存在一個偏移量。
最后是關(guān)于DDR的write-leveling功能。Write-leveling允許設(shè)備調(diào)整ClK信號與DQS信號之間的時間差。如果仿真器不能實現(xiàn)這個功能，會帶來不必要的調(diào)整。
在這里需要注意的是，如果需要使用Rx端DFE的自適應(yīng)模式，必須在bit-by-bit模式下進行仿真。而statistical模式下，只支持固定抽頭系數(shù)的仿真。
