以太網(wǎng)頻繁出現(xiàn)通信異常、丟包等現(xiàn)象，是否會(huì)想到是硬件電路設(shè)計(jì)問(wèn)題？成熟的以太網(wǎng)電路設(shè)計(jì)看似簡(jiǎn)單，但如何保證通信質(zhì)量，在通信異常時(shí)如何快速定位問(wèn)題，本文將通過(guò)實(shí)際案例來(lái)講述網(wǎng)絡(luò)通訊異常的解析過(guò)程和處理方案。

一、案例情況

一日，核心板基于TI公司的DP83848KSQ PHY芯片二次開發(fā)時(shí)搭建一路百兆以太網(wǎng)電路，在研發(fā)測(cè)試階段，發(fā)現(xiàn)以太網(wǎng)電路頻繁出現(xiàn)通信異常，表現(xiàn)為工作一段時(shí)間后網(wǎng)絡(luò)自動(dòng)掉線，無(wú)法重連。多臺(tái)樣機(jī)均表現(xiàn)出同樣的現(xiàn)象，于是研發(fā)展開一系列的問(wèn)題定位。

二、現(xiàn)場(chǎng)排查

軟硬件工程師開始各自的問(wèn)題定位，這里則談?wù)動(dòng)布?wèn)題定位。

1.電源電路測(cè)試

首先先確定電源電路情況，測(cè)試PHY芯片工作時(shí)和通信異常時(shí)的供電電源的電壓，電源電壓穩(wěn)定，無(wú)跌落，電平為3.3V；其次測(cè)試紋波噪聲，測(cè)試結(jié)果也滿足要求。電源電路影響暫可以排除。

2.原理圖檢查：

然后從原理圖下手，檢查PHY芯片的外圍電路和對(duì)照處理器的引腳順序，如圖1所示，外圍電路接線無(wú)誤，設(shè)計(jì)符合設(shè)計(jì)規(guī)范。繼續(xù)檢查以太網(wǎng)的變壓器電路，如圖2所示，該電路也符合設(shè)計(jì)規(guī)范。原理圖設(shè)計(jì)基本可以排除。

圖1 PHY芯片外圍電路圖

圖2 變壓器外圍電路圖

3.樣機(jī)電路測(cè)試

時(shí)鐘信號(hào)測(cè)試：時(shí)鐘信號(hào)幅值、頻率、上升下降時(shí)間、占空比等參數(shù)均滿足要求。

時(shí)序測(cè)試：數(shù)據(jù)信號(hào)和控制信號(hào)的時(shí)序裕量均滿足手冊(cè)要求。

數(shù)據(jù)信號(hào)波形測(cè)試：在信號(hào)測(cè)試時(shí)，發(fā)現(xiàn)PHY芯片的數(shù)據(jù)信號(hào)和控制信號(hào)有異常的波形，如下圖3、4所示：

圖3 RMII_RXD信號(hào)

圖4 RMII_TXD信號(hào)

圖5 PHY芯片的IO參數(shù)信息

圖6 處理器芯片的IO參數(shù)信息

從圖3和圖4可以看出，處理器與PHY端之間的數(shù)據(jù)信號(hào)出現(xiàn)信號(hào)完整性問(wèn)題-反射，均存在振鈴和過(guò)沖問(wèn)題，且過(guò)沖的幅值已超出芯片可接受范圍（芯片與處理器的以太網(wǎng)IO均為3.3V供電），可能會(huì)導(dǎo)致IO口永久性的損壞，且易產(chǎn)生EMI問(wèn)題。

于是查看原理圖設(shè)計(jì)，發(fā)現(xiàn)信號(hào)線和控制線上均沒(méi)有串接電阻，同時(shí)PCB上單端信號(hào)線沒(méi)有做等長(zhǎng)和50Ω的阻抗，信號(hào)傳輸過(guò)程中感受到阻抗突變，導(dǎo)致信號(hào)產(chǎn)生反射，繼而產(chǎn)生過(guò)沖和振鈴現(xiàn)象。

4.以太網(wǎng)差分電路

差分電路的測(cè)試主要是通過(guò)物理層一致性測(cè)試，通過(guò)一致性測(cè)試評(píng)估差分信號(hào)的信號(hào)質(zhì)量。本次測(cè)試的目的是為了進(jìn)一步分析差分信號(hào)的設(shè)計(jì)是否滿足要求。測(cè)試結(jié)果如下：