隨著現(xiàn)代無(wú)線(xiàn)通信技術(shù)的飛速發(fā)展，32QAM等調(diào)制的應(yīng)用，對(duì)系統(tǒng)的相位噪聲性能提出了更高更嚴(yán)格的要求，這就要求系統(tǒng)的載波、本振具有更好的相位噪聲指標(biāo)。另外，為了提高抗干擾能力和接收信號(hào)能力，具有寬帶、小步進(jìn)、低雜散的頻率源也就變得越來(lái)越重要。
直接數(shù)字式頻率合成源（DDS）驅(qū)動(dòng)鎖相環(huán)（PLL）方式，近端環(huán)路內(nèi)雜散按20lgN惡化（N為鎖相環(huán)倍頻次數(shù)）[1]，其電路結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)寬帶小步進(jìn)源，因此得到了廣泛的應(yīng)用，但是其缺點(diǎn)是當(dāng)倍頻次數(shù)高時(shí)，要獲得低雜散的頻率合成器，則對(duì)DDS芯片輸出的近端雜散要求高。
為此，提出了一種改進(jìn)型DDS驅(qū)動(dòng)PLL的結(jié)構(gòu)，通過(guò)合理的設(shè)置避開(kāi)DDS芯片輸出近端雜散差的點(diǎn)。同時(shí)，采用變帶寬環(huán)路濾波器設(shè)計(jì)，實(shí)現(xiàn)了基于DDS驅(qū)動(dòng)PLL的X波段寬帶高純度捷變?cè)础?/span>
改進(jìn)型DDS驅(qū)動(dòng)PLL的原理
常規(guī)DDS驅(qū)動(dòng)PLL產(chǎn)生寬帶信號(hào)的原理如圖1所示。圖1中，DDS作為PLL的激勵(lì)源，PLL作為跟蹤倍頻鎖相環(huán)[2]。
圖1 常規(guī)用DDS驅(qū)動(dòng)PLL的原理
改進(jìn)型DDS驅(qū)動(dòng)PLL原理如圖2所示：
圖2 改進(jìn)用DDS驅(qū)動(dòng)PLL的原理
主要的改進(jìn)有：固定DDS參考時(shí)鐘改進(jìn)為可變DDS參考時(shí)鐘；采用具有SpurKiller技術(shù)的DDS芯片AD9912；常規(guī)BPF改進(jìn)為窄帶電調(diào)濾波器；固定分頻器改進(jìn)為可編程分頻器；固定環(huán)路濾波器改進(jìn)為可變帶寬環(huán)路濾波器。
可變DDS參考信號(hào)源通過(guò)鎖相晶振fref產(chǎn)生，輸出頻率為fddsref，其相位噪聲和跳頻時(shí)間對(duì)后面系統(tǒng)起著決定性作用，輸出頻率fddsref和晶振fref的關(guān)系為[3]：fddsref=N1×fref。
DDS電路采用具有SpurKiller技術(shù)的AD9912[4]。當(dāng)DDS芯片輸出頻率固定頻偏處的近端雜散，可以采用SpurKiller技術(shù)加以抑制，其思路是給該頻偏雜波一個(gè)和其相位相反的信號(hào)，使其幅度減弱，加以抑制，實(shí)驗(yàn)表明該技術(shù)可以有效地改善近端雜散（載頻50 kHz內(nèi)）4~6 dB。DDS輸出的信號(hào)頻率為fdds，頻率值由fddsref和AD9912的48位頻率控制字（FTW）決定。當(dāng)頻率控制字不變時(shí)，通過(guò)改變fddsref便可以實(shí)現(xiàn)DDS芯片輸出頻率的改變。DDS輸出頻率fdds與fddsref的關(guān)系為(2)：fdds=（FTW/248）fddsref。
DDS信號(hào)輸出后使用窄帶電調(diào)濾波器，使頻譜更加純凈。為了獲得高指標(biāo)的相位噪聲和雜散指標(biāo)，盡量減少PLL的倍頻次數(shù)，因此盡可能地采用高頻率輸出的fdds直接鑒相。鑒相器屬于敏感器件，fdds的雜波很有可能在鑒相器內(nèi)與fdds以及空間和電源串?dāng)_過(guò)來(lái)的信號(hào)，經(jīng)過(guò)類(lèi)似混頻器的效應(yīng)，形成最終頻率輸出fout的近端雜波，難以去除。
可編程分頻器主要是配合fdds和滿(mǎn)足最終輸出頻率fout，使fdds的輸出具有更大的靈活性。輸出頻率fout與DDS輸出頻率fdds的關(guān)系為 (3)：fout=N2×fdds。
將（1）式、（2）式帶入（3）式有：fout=N2×N1×(FTW/248)fref。
當(dāng)失鎖時(shí)，采用寬的環(huán)路濾波器，進(jìn)行快速捕獲。鎖定后，切換到窄的環(huán)路濾波器，從而提高系統(tǒng)的跳頻時(shí)間、雜散以及遠(yuǎn)端的相位噪聲。
改進(jìn)型DDS驅(qū)動(dòng)PLL電路實(shí)現(xiàn)
1. 可變DDS參考源電路實(shí)現(xiàn)
DDS參考源的鑒相器采用ADF4193。ADF4193[5]是目前AD公司最快的鎖相芯片，當(dāng)失鎖時(shí)，電荷泵以鎖定時(shí)64倍的電荷泵電流進(jìn)行鎖定，鎖定后依次關(guān)閉，環(huán)路內(nèi)電阻和電容參數(shù)不變。鎖相源變環(huán)路帶寬比超過(guò)10時(shí)，其穩(wěn)定性設(shè)計(jì)要經(jīng)過(guò)仿真，在切換的整個(gè)過(guò)程中，環(huán)路都才穩(wěn)定工作。對(duì)整個(gè)環(huán)路進(jìn)行計(jì)算，然后直接優(yōu)化，仿真模型如圖3所示[6]：
